********************************************************************** セッション S3-a テーマ:「システムレベル設計と実装」 ※DAS主催セッション(学会発表) 日時:2010/9/3 10:30〜12:10 参加人数:約30名(終了時) ********************************************************************** ====================================================================== 「多チャンネル生体情報センシング用SoCのアーキテクチャ設計とその評価」 発表者:鎌田祐司,岩戸宏文,坂主圭史,武内良典,今井正治(大阪大学) ====================================================================== 【概要】 日常生活中に身体の異常を発見するために、小型の医療検査機器を用いて 長時間測定することが求められている。 小型の医療機器の実装法としてSoC(System-on-a-Chip)を用いた方法が知られている。 小型の医療機器には、動的に変化する環境の下で微弱な電気信号を測定するために、 複数個所で測定した電気信号から目的の電気信号を取り出すフィルタ処理と環境に 応じたフィルタの特性の変更が必要である。 本研究ではBrownieSTD32プロセッサに追加・変更を行い、 日常生活の中で医療の検査をするための多チャンネルフィルタ処理向けASIPを設計し、 多チャンネルフィルタ処理向けASIPが小型の医療検査機器としての 要求を満たしていることを確認した。 ====================================================================== 「プログラマブルアクセラレータ向け制御回路方式の検討」 発表者:李在浩,吉田浩章,藤田昌宏(東京大学) ====================================================================== 【概要】 近年の組み込みシステム市場における需要の高まりに伴い、組み込みシステムの 製品サイクルのさらなる短縮化が求められている。 開発期間の短縮化の有効な手法として、再構成可能素子を用いた開発手法が 注目されている。 再構成可能性を有効に利用することで、製造後の仕様変更などに対しても 再設計することなく対応できる。 このような背景の下、高性能なプログラムアクセラレータの研究が活発に行われている。 しかしながら、これらの研究ではプログラマビリティのために大規模なメモリが 使用されており、そのため消費電力が増大してしまう。 命令メモリの消費電力削減手法として、階層的なメモリを使用する 手法が有効であることが知られている。 本稿ではこの手法をプログラマブルアクセラレータに適用し、 消費電力削減に有効であることを例題を用いた評価を通じて示した。 ====================================================================== 「システムレベル設計探索のための高速性能見積もり手法」 発表者:柴田誠也,本田晋也(名古屋大学),冨山宏之(立命館大学), 高田広章(名古屋大学) ====================================================================== 【概要】 組み込みシステム開発におけるシステムレベルでの設計探索を効率化するための 性能見積もり手法を提案する。本手法は設計対象システムのソフトウェア・ ハードウェア分割やマルチプロセッサ分割およびメモリ配置が異なる大量の 設計候補のFPGA上実行トレースを利用して短時間で性能を見積もる。 本手法を実現したツールは既存のシステムレベル設計ツールSystemBuilderと 緊密に連携し、実行トレースの所得から見積もりまでの設計フローを円滑に行う ことができる。 評価実験としてMPEG4デコーダの設計探索事例を行い、提案手法の効率を示す。 ====================================================================== 「マルチコアプロセッサにおけるH.264/AVC符号化処理の高効率並列実装」 発表者:中田洋平,竹内幸大,川口博,吉本雅彦(神戸大学) ====================================================================== 【概要】 H.264/AVCは高い演算量のために汎用プロセッサでの実時間エンコードは難しい。 本論文ではH.264/AVC向けのスケーラブルな並列実装手法について提案する。 マクロブロック(MB)並列法は従来手法と比較して、スケーラビリティ メモリバンド幅の点で優れている。またこの並列手法はスレッド間の演算負荷の ばらつきを抑制し、バランスをとることが可能な動き予測手法である。 CRCSを用いたMB並列手法では32スレッド時に処理速度をBフレームなしで4.6倍、 Bフレームありで2.4倍向上でき、さらにメモリアクセス回数を抑制可能である。